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TTL74Sシリーズを普通に使っていた世代にSV&OVM＆VMM&SPINはきついわ。

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HP -16C プログラマー向け電卓

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イメージ 1
 
イメージ 2
 
　　張り紙のP〜は気にしないでね。。下に俺の名前が張ってある。
 
HP-16Cは1980年代に活躍していた電卓で当時はプログラマー向け機能満載が売りだった。
俺はデジタル回路の設計用に購入。。当時　５万円？？。。覚えてないけど高かった〜〜事だけは覚えている。
 
電卓機能は
　　　・16進→２進までの基数で計算が出来る。
　　　・各種論理演算が出来る。
　　　・プログラム可能。
　　　・キー操作が逆ポーランド法。
でいわゆる当時はやりのポケットコンピュータであった。
ところが、当時は駆動用の電池の入手が困難で。。電池切れと共に使用しなくなった。
 
半年前にHP-16C向けの電池を見つけてから再び使い始め。。
　　→なんかのゲーム機と同じ型番の電池で入手が容易になっていた。
 
更に、本日めでたく取り扱い説明書をHPのHP上で発見！！！しかも日本語
さすがHPサポートがいいね！！
 
中を見ると横河・ヒューレット・パッカード（株）となっている。
年代をかんじるね！
 
ヤフオクを見るとHP-16C 即決価格 10万円！！
　当時のx2かよ
 
それは良いとして、最近使用頻度が高くなっています。
何良いのかて。。
　・変換一発　HEX->DECの変換がキー一発で出来る
　　　　普通の電卓はFキーを押してから基数を選択できるが
　　　　　HP-16CはHEX,DEC,OCT,BINのキーが用意されている。
　・幅指定可能　　例えば　10bit 幅のHEX(001)を２’S変換するとき
　　　　普通の電卓   FFFFFFFFFとかFがいっぱい出てくるが
　　　　HP-16Cなら　　3FF  きっちり出るので解りやすい！！
　・逆ポーランド法
　　　　最近の電卓は昔と操作法が変わって使えません。。操作を覚えることが未だに出来ません。。汗）
　　　　逆ポーランド法　→これを忘れるようじゃ日本人じゃないね！！
 
EDAtoolの発達でもう使わないだろうと思っていたが。。toolの谷間て言うのがあり
結構便利に使用しています。。
例えば　FFT回路の計算結果とScilab出力の結果をつきあわせる時に使用する
プログラム開発とかに。。便利〜〜です。
 
　　ヤフオクで１０万！！でも売りません。
 

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わたしも自炊派に〜〜 ��

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結局　本の自炊は程々にして、その他の書類をスキャンした。
 
Scansnap S1500の能力って 40page/min。。　400pageなら10min　　おお〜〜速いじゃん！！
だけど　x100冊なら 1000min -> 16.6h
でも。。その他の準備時間がこの数倍かかるからね。。大汗）
 
自炊代行業者が流行る訳だね。。
しらべて驚いたのが　背表紙を切り取った本を古本として売買する業者がある！！
　おいおい　良いのかよ〜〜
　　　→よくよく考えると　ただの乱丁不良中古本の流通なんだな
　だから問題ないみたい！！
 
でもね〜〜　こんな本買う人の目的はズバリ　スキャン！！
ただでさえ　少ない発行数で更に安価の専門書でこれを行っては。。本を書く人が居なくなる。。大汗）
　　　→(USA価格をアマゾンで調べると３倍ぐらいしている）
ならwinny制作者を捕まえた論理で取り締まる？？
でもEDA関連の人は納得できないだろうな〜〜
 
解決法？？　専門書をUSA価格で気軽に購入できるだけの収入を業界平均で出す。。
　　　　　　　　　　→根治するね！！
 
 
 
 
 
 
 

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わたしも自炊派に〜〜

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PFUのScansnap S1500＋楽２を導入して私も自炊派になりました。。汗）
 
思うところがあり本とかその他の紙資料を電子化（PDF)してみたくなり
上記に示した物を導入してしまった。
 
理由の一つを上げるとNETで調べる情報では偏ってしまう？？
と常々思っていた。　
そういえば、私のBlog記事もネタは有るのに面倒だから書かずじまいになっている物もあるし
企業秘密と称してかかない物もある。（サラリーマンならほとんどが企業秘密か）
NET情報は無料（金にならない）なので文句は言えないと思うけど。
 
私は物ぐさなので雑誌、講習会の資料はその辺に置いてしまい整理せず→邪魔なときに捨てしまっている。
製品開発なんかで調べ物をするとき、まずはNET→手の届く範囲の本・資料→振り向いて手の届く本・資料
てな感じで行っていたが。。NET情報では偏る？？、自分独自のDBは出来損ない？？
 
これでは、という思いがあり電子化へ進むことにした。（あくまで理由の一つです　あとは書くのが面倒。。企業秘密。。。汗）
 
さっそく　十分に読んだ気になって段ボールへ放り込んだままの「SystemVerilog スタートアップ」で自炊してみた。
 
まずは裁断機で切れる厚さにして。。
イメージ 1
 
綴じているところをバッサリ切る。。切る。。
そしてScanSnap S1500でスキャン。。
 
イメージ 2
 
あ〜〜〜 「SystemVerilog 設計スタートアップ」がこんな姿に〜〜〜　汗）
 
つづく。。　（気が向いたら）
 
 
 

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systemVerilog/verilog/VHDLの抽象度の違いは？？

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さて質問。。systemVerilog/verilog/VHDLの抽象度の違いは？？

答え　合成出来る部分　RT(レジスタートランスファ)レベルで同じだぜ〜〜〜

　　　その他の部分は　systemVerilog ->randomize() 制約によるプログラムが抽象度高いぜ〜〜
　　　　　　　　　　　あとは皆同じだね。。verilogだけは少し落ちるか。。

だから。。
systemVerilogを使いましょう　皆さん！！

systemVerilogを、なんか恐ろしい物に見られているが所詮RTLなんだよ。。
回路の書き方もイメージの持ち方も。。前と変わらず。。
　　注）だからいやですC++に行きますてな人は別だが。。


わかりやすい文書にほど遠いな。。汗）
けど眠いので今日はこれで終わり。。Gライターが居ればなあ〜〜

systevVerilog RTL

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systemVerilogのgenerate文使ってます？？

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systemVerilogのgenerate文を使ってます？？

generate文自体はverilog2001から有りVHDLなら最初から（'80年代末頃）から有った。
この文はRTLでは無くてRTLを生成してくれる物。。ちょと言い過ぎだねRTLの接続を簡易化してくれる物と思って良いんじゃないかな。

具体的には
genvar i ;
  generate : test1
    for(i=0;i<7;i++) begin : test
       assign test[i+1] = test2[i] ;
    end
  endgenerate : test1
    assign test[0] = test[7] ;
とか書くとtestとtest2の接続が一つずれた物が出来る。


今私が書いているRTLは方式検討から。。もちろん特許を取るつもり（広告宣伝特許です。。汗）
納品先も無いのでgenerate文をバンバン使って楽しようと考え。。汗）
調べてみた。。実はverilog2001の頃にgenerate文を使ってみようかなと思ったことが有ったが
インスタンスを上手くgenerate出来るの？？と言う疑問があり使わずじまいだった。

今はIEEE1800-2009(systemVerilog)の時代、仕様も明確になったとの報ががnetに有ったので
試験的に書いてみた。（RTLはいつものcount4.svで）
　　　注）pinをinterfaceで書くとQuaruts2で合成できないので普通にしている。。
module count4_4(input wire clk,
                input wire rst,
                input wire p,
                input wire t,
                input wire load,
                input wire [3:0] data,
                output wire [15:0] q_out,
                output wire [3:0] co_out,
                output logic [3:0]  test   ) ;

logic [3:0] uu ;

    assign {uu[2:0], uu[3]} = 0 ;

   
   genvar                         i ;
   generate begin
      for(i=0;i<4;i++) begin : count_block
         count4 count4(.clk(clk),
                       .rst(rst),
                       .p(p),
                       .t(t),
                       .load(load),
                       .data(data),
                       .q(q_out[i*4+3:i*4]),
                       .co(co_out[i]) ) ;
      end : count_block
   end
   endgenerate

`ifdef PSL_TEST
   
   covergroup counter_cov @(posedge counter_if.clk) ;
      cp_qout : coverpoint counter_if.q iff (counter_if.load == 1'b0) {
         bins reset      = {4'b0000} ;
         bins mid        = {[1:14]} ;
         bins count_end  = {4'b1111} ;
      }
   endgroup : counter_cov

        counter_cov counter_cov0 = new() ;

`endif

endmodule // counter_wrapper

結果count4のインスタンス名は
    count4.count_block[i].count4
   i<- 0~3
とかになるのね！！
インスタンス名の中にあるcount_block[0]とかはforループのブロック名が付く
ここの仕様がIEEE1800-2009で決まったみたい。。

Quaruts2のRTL viewerで見ると
イメージ 1

アルデックのシミュレータで見ると
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行数がMoneyに結び付かないときはgenerate文をバンバン使いましょ。。汗）

systemVerilog 回路設計 FPGA設計

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