ワイルドで現金な邪念の掃き溜め

次回作

半年以上も放ったらかしで済みません。
次の予告編だけでも投下しておきます。

72ピンSIMMを作ろう！ 作成資料

自作72ピンSIMMの作成資料まとめ。

・基板外形について
　縦　適当(部品を配置しきれる幅＋α)
　横　107.95mm
　厚み　1.2mm
　左下切り欠き横　基板左端から＋約2mm
　左下切り欠き縦　基板下端から＋6.35mm
　左下切り欠きの曲線部　それっぽく
　ガイド穴位置　基板左(右)端から＋(−)3.175mm、基板下端から＋約10mm
　ガイド穴直径　3.0mm
　中央切り欠き　適当(基板下中央に直径3.8mmの半円を置いてその分をくり抜いた感じ)
　端子左(右)端の中心　基板左(右)端から＋(−)6.35mm
　端子幅　1.0mm
　端子長さ　3.3mm弱

数枚の市販SIMMからおおよその寸法を出して平均を取り、設計時の最小単位である
0.3175mm(1/80インチ)で割り切れる値にしています。

半端な所は近似値で適当にごまかしました(後で削ればいいやという考え)。

どっかで拾ったSIMMのデータシートと比較。
ガイド穴の中心座標がXYともに0.15mm位ずれていたのを除けば、大体合っているようでした。

・部品関連
　DRAM-IC[IC1〜9]　32ピン64Mビット(16Mx4ビット)DRAM
　　FP/EDO両用、SOP/SOJ両用、3.3V/5Vチップ両用(5Vチップは未テスト)

4kリフレッシュ品専用(A12が未定義のため8kリフレッシュ品は容量が半分になる)

　　部品ランド群は「基板上にICを縦向きに最大8個配置できる幅」
　　ランド幅0.5mm、長さ約2.4mm、配置間隔1.27mm
　チップ抵抗[R1,R2、PD1〜4]　1608サイズ、0Ω
　チップコンデンサ[C1〜18]　2125サイズ、0.1または0.22uF
　チップタンタルコンデンサ[TC1]　Bケース(3.5x2.8mm)用、4.7〜10uF程度
　ダイオード[D1〜4]　SOD-106(4.5x2.6mm)用、定格電流1A、順方向電圧が動作時0.8V程度のもの
　　ROHM製1SR154-400TE25,1SR154-600TE25動作確認済み
　
・スルーホール仕様
　信号用　ランド径0.6mm,レジストマスク径0.5mm、ドリル径0.3mm
　電源ライン用　ランド径0.95mm,レジストマスク径0.6mm、ドリル径0.5mm
　/RAS1,3追加配線用　ランド径0.8mm,レジストマスク径0.8mm、ドリル径0.4mm
　端子部信号用　ドリル径0.4mm
　端子部電源用　ドリル径0.5mm

・配線接続表(IC1〜8は基板上のシルクプリントとは異なる)
　1.Vss
　2.DQ0　IC1-2ピン(DQ0)
　3.DQ16　IC5-2
　4.DQ1　IC1-3ピン(DQ1)
　5.DQ17　IC5-2
　6.DQ2　IC1-30ピン(DQ2)
　7.DQ18　IC5-30
　8.DQ3　IC1-31ピン(DQ3)
　9.DQ19　IC5-31
　10.Vcc
　11.NC
　12.A0　IC1〜9-10ピン
　13.A1　IC1〜9-11
　14.A2　IC1〜9-12
　15.A3　IC1〜9-13
　16.A4　IC1〜9-14
　17.A5　IC1〜9-15
　18.A6　IC1〜9-18
　19.A10　IC1〜9-22
　20.DQ4　IC2-2
　21.DQ20　IC6-2
　22.DQ5　IC2-3
　23.DQ21　IC6-3
　24.DQ6　IC2-30
　25.DQ22　IC6-30
　26.DQ7　IC2-31
　27.DQ23　IC6-31
　28.A7　IC1〜9-19
　29.A11　IC1〜9-23
　30.Vcc
　31.A8　IC1〜9-20
　32.A9　IC1〜9-21
　33./RAS3　第二サイドを小亀増設する場合に使用(信号は/RAS1と同一)
　34./RAS2　IC1,2,5,6,9-9ピン(信号は/RAS0と同一)
　35.PQ3　IC9-30
　36.PQ1　IC9-2

　37.PQ2　IC9-3
　38.PQ4　IC9-31
　39.Vss
　40./CAS0　IC1,2,9-26ピン(DQ0〜7とPQ1〜4)
　41./CAS2　IC5.6-26ピン(DQ16〜23)
　42./CAS3　IC7.8-26ピン(DQ24〜31)
　43./CAS1　IC3.4-26ピン(DQ8〜15)
　44./RAS0　IC3,4,7,8-9ピン(信号は/RAS2と同一)
　45./RAS1　第二サイドを小亀増設する場合に使用(信号は/RAS3と同一)
　46.NC
　47./WE　IC1〜9-8ピン
　48.NC
　49.DQ8　IC3-2
　50.DQ24　IC7-2
　51.DQ9　IC3-3
　52.DQ25　IC7-3
　53.DQ10　IC3-30
　54.DQ26　IC7-30
　55.DQ11　IC3-31
　56.DQ27　IC7-31
　57.DQ12　IC4-2
　58.DQ28　IC8-2
　59.Vcc
　60.DQ29　IC8-3
　61.DQ13　IC4-3
　62.DQ30　IC8-30
　63.DQ14　IC4-30
　64.DQ31　IC8-31
　65.DQ15　IC4-31
　66.NC
　67.PD1
　68.PD2
　69.PD3
　70.PD4
　71.NC
　72.Vss

＊DRAM側の/OEピン(25番ピン)はGNDに直接落としています。

ブロック図と対比してみると多少は分かりやすいかと思います。
＃上のデータシートはパリティ付きSIMMのものですが、パリティ用チップの/CAS接続部分を
＃除けばほぼ同じです。

72ピンSIMMを作ろう！ その21

最後に、小亀増設部分を追加。

完全自作のEDO128MB-SIMM(ただし70ns動作)という、凄いんだか凄くないんだか
イマイチ分からないものが完成〜。

これで「72ピンSIMMを作ろう！」シリーズは一区切りです。
次回は作成資料を掲載予定。
設計データや生基板に興味のある方は御一報下さい。

72ピンSIMMを作ろう！ その20

EDOのチップを64MB分貼り付けたものを、2枚ほど作ってみました。
しかし、ここへ来て問題発生。
一部のテストが70nsでしか通らないのです。
使用したチップは50nsなので、どこかにトラブルが出ているのかもしれません。

試作品(こいつはテストで50ns動作を確認済)との相違点は、
・FPとEDO
・アドレス信号の本数
・認識容量
・チップのメーカー
といったところです。

小細工でどうにかできる問題では無さそうなので、ひとまず二階建ての128MBまでは
完成させることにしましょう。
＃最悪、PC-98専用(しかもOC禁止)として使うのであればこのままでもいいのですが…。

DRAMのDQピン繋ぎ替え実験 その2

前回の実験では、同一サイドのDQピン同士なら異なるDRAM間で相互に入れ換えても
一応エラーにならないという結果が出ました。

では、第一サイドと第二サイドでDQピンをやり取りすることは可能なんでしょうか。

第一サイドのDQ0と第二サイドのDQ15を交換。
結果的にそれぞれのサイドでDQピンを共有する箇所が出ることになります。

テストにかけると、容量が半減(元の容量は8MB)。
エラーこそ出ませんでしたが、サイドを跨いでDQピンを交換するのはさすがに無理みたいです。

ここまでの実験から考えられるのは、
　DQピンは単なるI/Oのチャンネルで、同一サイドの32本1グループの中で重複がなければ
　矛盾は生じないのではないか
ということです。
もちろんこれっぽっちのテストで結論を出すのは危険ですが、少なくとも同じDRAMにおいて
DQピンの順序にこだわる必要は無さそうだ、ということにしておきましょう。

追記
上記の推測について、miw*c*an42*pさんからコメントを頂きました。
16ビット幅DRAMで0-7と8-15間での交換は、8ビットアクセス時に問題が出るのではないかと
いうことです。
テストの方法を考えなければいけませんね。