ワイルドで現金な邪念の掃き溜め

72ピンSIMMを作ろう！ その20

EDOのチップを64MB分貼り付けたものを、2枚ほど作ってみました。
しかし、ここへ来て問題発生。
一部のテストが70nsでしか通らないのです。
使用したチップは50nsなので、どこかにトラブルが出ているのかもしれません。

試作品(こいつはテストで50ns動作を確認済)との相違点は、
・FPとEDO
・アドレス信号の本数
・認識容量
・チップのメーカー
といったところです。

小細工でどうにかできる問題では無さそうなので、ひとまず二階建ての128MBまでは
完成させることにしましょう。
＃最悪、PC-98専用(しかもOC禁止)として使うのであればこのままでもいいのですが…。

DRAMのDQピン繋ぎ替え実験 その2

前回の実験では、同一サイドのDQピン同士なら異なるDRAM間で相互に入れ換えても
一応エラーにならないという結果が出ました。

では、第一サイドと第二サイドでDQピンをやり取りすることは可能なんでしょうか。

第一サイドのDQ0と第二サイドのDQ15を交換。
結果的にそれぞれのサイドでDQピンを共有する箇所が出ることになります。

テストにかけると、容量が半減(元の容量は8MB)。
エラーこそ出ませんでしたが、サイドを跨いでDQピンを交換するのはさすがに無理みたいです。

ここまでの実験から考えられるのは、
　DQピンは単なるI/Oのチャンネルで、同一サイドの32本1グループの中で重複がなければ
　矛盾は生じないのではないか
ということです。
もちろんこれっぽっちのテストで結論を出すのは危険ですが、少なくとも同じDRAMにおいて
DQピンの順序にこだわる必要は無さそうだ、ということにしておきましょう。

追記
上記の推測について、miw*c*an42*pさんからコメントを頂きました。
16ビット幅DRAMで0-7と8-15間での交換は、8ビットアクセス時に問題が出るのではないかと
いうことです。
テストの方法を考えなければいけませんね。

72ピンSIMMを作ろう！ その19

鋭意製作中。

72ピンSIMMを作ろう！ その18

材料1GB分ゲット。
今度こそ設計の仕様にマッチしたDRAMです。
さあ後は作るだけ。

DRAMのDQピン繋ぎ替え実験 その1

設計を終えたSIMM基板2号のシミュレーションとして、DRAMのDQピン接続を入れ替えたら
どうなるのかを実験してみました。

今回の犠牲者はこちら。
上が16MB(4ビットI/OのDRAM*8でシングル)、下が8MB(16ビットI/OのDRAM*4でダブル)のSIMMです。

まずは、同一チップ内でDQピンの順序を変えてみます。
端子側、DRAM側ともにDQ0,1,2,3の順に接続となっているところを、DRAM側のみ
3,2,1,0の順に変更。

この状態でメモリテストにかけるとエラーは発生せず。

逆順にした箇所はそのままで、DQ0と7(DRAM側)、DQ0と15(DRAM側)を交換、いずれもOK。
16ビットI/Oのチップは1枚あたり2本のCAS信号が接続されているので、どちらかの組み合わせは
NGになると予想していたのですが、違うのかな？

別のチップとの入れ換えが可能なのかを調べるため、DQ0と4、DQ0と31(いずれも端子側)を交換。
何とこれでもOK、ホントかぁ〜？
結果を鵜呑みにしてかかるのはマズいような気がしてきました。